Verilog Tarihçe

**Prof. Dr. Sinsi** · 08-20-2012

Tarihçe
Başlangıç
Verilog 1983/1984 yıllarında Automated Integrated Design Systems (daha sonraları " Gateway Design Automation" olarak ismi değiştirildi) Phil Moorby ve Prabhu Goel tarafından icat edilmiştir

1985 yılında ise donanım modelleme dili olarak değiştirilmiştir

Gateway Design Automation firması daha sonra Cadence tarafından 1990 yılında satın alınmıştır

Cadence şu anda Gateway firmasının Verilog diline ve Verilog-XL simülatörünün haklarına tamamen sahiptir

Verilog-95
VHDL'in o zamanlar ki yükselen başarısı karşısında Cadence, dili standardlaştırmaya açmaya karar vermiştir

Cadence Verilog'u genel bir alan adresine taşımıştır Open Verilog International (OVI) ( Accellera olarak biliniyor)

Verilog daha sonraları IEEE'ye verilmiştir

IEEE Standard 1364-1995 , Verilog-95 olarak referans gösterilir

Verilog 2001
Orijinal Verilog-95 standardında kullanıcılar tarafından bulunan eksikler kapatılarak IEEE'ye tekrar gönderilen standarttır

Bu eklemeler sonrasında Verilog-2001 IEEE Standard 1364-2001 şeklinde referans gösterilir

Verilog-2001 , Verilog-95'den sonra önemli bir geliştirmedir

Öncelikle ikiye tümleyen ve işaretli değişkenlerle ilgili önemli bir destek eklenmiştir

Daha önceleri kod yazıcılar işaretli işlemleri garip bit işlemleri yaparak gerçekleştiriyorlardı

Dosya giriş/çıkış işlemleri birkaç yeni sistem görevi ile geliştirildi

Son olarak kodun okunabilirliğini artıran birkaç söz dizimi eklentisi yapıldı

(örneğin: always@* ve C dilindekine benzer fonksiyon/görev/modül başlık bildirimi gibi

) Verilog-2001 ticari elektronik tasarım otomasyonu yazılımlarının temel olarak desteklediği Verilog dilidir

Verilog 2005
Verilog 2005 (IEEE Standard 1364-2005) SystemVerilog ile karıştırılmamalıdır

Verilog'un bu sürümü birkaç küçük düzeltme, özellik açıklaması ve birkaç yeni dil özelliği içermektedir

Verilog standardının ayrı bir parçası olan Verilog-AMS analog ve karışık işaret işlemleri ile geleneksel Verilog'u birleştirme çabasındadır

SystemVerilog
Systemverilog, Verillog 2005'in bir üst kümesi olarak tasarım doğrulama, tasarım modelleme gibi özellikleri olan bir dildir

Kaynak : Wikipedia

08-20-2012	#1
Prof. Dr. Sinsi	Verilog Tarihçe Tarihçe Başlangıç Verilog 1983/1984 yıllarında Automated Integrated Design Systems (daha sonraları " Gateway Design Automation" olarak ismi değiştirildi) Phil Moorby ve Prabhu Goel tarafından icat edilmiştir1985 yılında ise donanım modelleme dili olarak değiştirilmiştir Gateway Design Automation firması daha sonra Cadence tarafından 1990 yılında satın alınmıştır Cadence şu anda Gateway firmasının Verilog diline ve Verilog-XL simülatörünün haklarına tamamen sahiptir Verilog-95 VHDL'in o zamanlar ki yükselen başarısı karşısında Cadence, dili standardlaştırmaya açmaya karar vermiştir Cadence Verilog'u genel bir alan adresine taşımıştır Open Verilog International (OVI) ( Accellera olarak biliniyor)Verilog daha sonraları IEEE'ye verilmiştir IEEE Standard 1364-1995 , Verilog-95 olarak referans gösterilir Verilog 2001 Orijinal Verilog-95 standardında kullanıcılar tarafından bulunan eksikler kapatılarak IEEE'ye tekrar gönderilen standarttır Bu eklemeler sonrasında Verilog-2001 IEEE Standard 1364-2001 şeklinde referans gösterilir Verilog-2001 , Verilog-95'den sonra önemli bir geliştirmedir Öncelikle ikiye tümleyen ve işaretli değişkenlerle ilgili önemli bir destek eklenmiştir Daha önceleri kod yazıcılar işaretli işlemleri garip bit işlemleri yaparak gerçekleştiriyorlardı Dosya giriş/çıkış işlemleri birkaç yeni sistem görevi ile geliştirildi Son olarak kodun okunabilirliğini artıran birkaç söz dizimi eklentisi yapıldı(örneğin: always@* ve C dilindekine benzer fonksiyon/görev/modül başlık bildirimi gibi) Verilog-2001 ticari elektronik tasarım otomasyonu yazılımlarının temel olarak desteklediği Verilog dilidir Verilog 2005 Verilog 2005 (IEEE Standard 1364-2005) SystemVerilog ile karıştırılmamalıdır Verilog'un bu sürümü birkaç küçük düzeltme, özellik açıklaması ve birkaç yeni dil özelliği içermektedir Verilog standardının ayrı bir parçası olan Verilog-AMS analog ve karışık işaret işlemleri ile geleneksel Verilog'u birleştirme çabasındadır SystemVerilog Systemverilog, Verillog 2005'in bir üst kümesi olarak tasarım doğrulama, tasarım modelleme gibi özellikleri olan bir dildir Kaynak : Wikipedia