Verilog

Verilog elektronik sistemleri modellemek için kullanılan bir donanım tanımlama dilidir Verilog (bazen “Verilog HDL” olarak da adlandırılır) analog, sayısal ve karışık işaretli devrelerin tasarımını, doğrulanmasını ve yürütülmesini değişik düzeylerde desteklemektedir

Verilog dilinin tasarımcıları dilin C programlama diline yakın bir söz dizimine sahip olmasını istemişlerdir Böylece bu dile yatkın olan mühendislerin dili kolayca kullanmasını amaçlamışlardır Dil küçük/büyük harf duyarlılığına sahiptir ve temel denetim akışının “if” ve “while” gibi anahtar kelimeleri, C'ye benzemektedir Verilog birkaç temel yönde C’den farklıdır Verilog bir blok kodu tanımlamak için kıvrık parantezler yerine Begin/End kullanmaktadır Verilog 95 ve 2001 işaretçi veya yinelemeli alt yordamlar yapılarına sahip değildir fakat SystemVerilog bu özelliklere sahiptir Son olarak Donanım Tanımlama Dilleri için çok önemli olan zaman kavramı C dilinde bulunmamaktadır Verilog geleneksel programlama dilleri gibi basamaklarını tam olarak ardışık bir şekilde yürütmez Verilog tasarımı modüller arasında bir hiyerarşi bulundurur Modüller bir takım giriş, çıkış ve çift yönlü portlar şeklinde tanımlanır Bir modül içinde yazmaç ve kablo listesi bulunur Eş zamanlı ve ardışık ifadeler modülün davranışını; portların, kabloların ve yazmaçların arasındaki ilişki ile tanımlar Ardışık ifadeler bir begin/end bloğuna konur ve blokla beraber ardışık olarak yürütülür Tüm eş zamanlı ifadeler ve begin/end blokları koşut olarak yürütülür Bir modül aynı zamanda diğer bir modülün bir veya daha çok örneğini içererek bir alt-davranışı belirtebilir Eğer tasarımdaki modüller sadece sentezlenebilir ifadeler içeriyorsa bu tasarımın donanımda gerçekleştirilecek temel bileşenlerini ve bağlantılarını içeren netlist, yazılım sayesinde sentezlenebilir Elde edilen bu netlist bir tümleşik devreyi (örn ASIC veya FPGA) tanımlamak amacıyla kullanılabilir

Tarihçe

Başlangıç

Verilog 1983/1984 yıllarında Automated Integrated Design Systems (daha sonraları “ Gateway Design Automation” olarak ismi değiştirildi) Phil Moorby ve Prabhu Goel tarafından icat edilmiştir1985 yılında ise donanım modelleme dili olarak değiştirilmiştir Gateway Design Automation firması daha sonra Cadence tarafından 1990 yılında satın alınmıştır Cadence şu anda Gateway firmasının Verilog diline ve Verilog-XL simülatörünün haklarına tamamen sahiptir

Verilog-95

VHDL’in o zamanlar ki yükselen başarısı karşısında Cadence, dili standardlaştırmaya açmaya karar vermiştir Cadence Verilog’u genel bir alan adresine taşımıştır Open Verilog International (OVI) ( Accellera olarak biliniyor)Verilog daha sonraları IEEE’ye verilmiştir IEEE Standard 1364-1995 , Verilog-95 olarak referans gösterilir

Verilog 2001

Orijinal Verilog-95 standardında kullanıcılar tarafından bulunan eksikler kapatılarak IEEE’ye tekrar gönderilen standarttır Bu eklemeler sonrasında Verilog-2001 IEEE Standard 1364-2001 şeklinde referans gösterilir Verilog-2001 , Verilog-95’den sonra önemli bir geliştirmedir Öncelikle ikiye tümleyen ve işaretli değişkenlerle ilgili önemli bir destek eklenmiştir Daha önceleri kod yazıcılar işaretli işlemleri garip bit işlemleri yaparak gerçekleştiriyorlardı Dosya giriş/çıkış işlemleri birkaç yeni sistem görevi ile geliştirildi Son olarak kodun okunabilirliğini artıran birkaç söz dizimi eklentisi yapıldı(örneğin: always@* ve C dilindekine benzer fonksiyon/görev/modül başlık bildirimi gibi) Verilog-2001 ticari elektronik tasarım otomasyonu yazılımlarının temel olarak desteklediği Verilog dilidir

Verilog 2005

Verilog 2005 (IEEE Standard 1364-2005) SystemVerilog ile karıştırılmamalıdır Verilog’un bu sürümü birkaç küçük düzeltme, özellik açıklaması ve birkaç yeni dil özelliği içermektedir Verilog standardının ayrı bir parçası olan Verilog-AMS analog ve karışık işaret işlemleri ile geleneksel Verilog’u birleştirme çabasındadır

SystemVerilog

Systemverilog, Verillog 2005’in bir üst kümesi olarak tasarım doğrulama, tasarım modelleme gibi özellikleri olan bir dildir