Pci-E Fiziksel Katman

Fiziksel katman
Elektriksel seviyede her geçit iki adet 25 Gbit/s hızında tek yönlü düşük voltaj türevsel imleşim "low voltage differential signaling" (LVDS) çifti kullanır Gönderme alma birbirinden farklı türevsel çiftlerdir, geçit başına 4 adet veri kablosu bulunur DFI'ın LanParty nF4 Ultra-D'sinde görüldüğü gibi geleneksel bir 32 bit PCI yuvası ( alt ) ile karşılaştırıldığında PCI Express'in yuvaları ( yukarıdan aşağıya: x4, x16, x1 ve x16'dır ) XFX marka nVidia GeForce 6600GT PCI-Express video adaptör kartı Herhangi iki PCIe cihazı arasındaki bağlantı bir "link" olarak tanımlanır ve 1 veya daha fazla geçitin bir araya gelmesiyle oluşur Kullanılan tüm cihazlar en azından tek geçitli ( x1 ) linkini destekleyebiliyor olmalıdır Cihazlar tercihe bağlı olarak; 2, 4, 8, 12, 16, veya 32 geçitli linkleri destekleyebilir Bu sayede her iki yönde de çok iyi uyumluluk elde edilir Bir PCIe kartı en azından kendisi kadar büyük olan herhangi bir yuvaya fiziksel olarak uyar ( ve düzgün biçimde çalışır ) ( örneğin bir x1 kartı x4 veya x16 yuvasına rahatça takılabilir ) ve fiziksel olarak daha büyük olan bir yuvaya ( örneğin x16 ) daha az sayıdaki geçitle elektriksel olarak kablolanabilir ( örneğin x1 veya x8, fakat yine de daha büyük fiziksel yuvanın gerektirdiği güç ve topraklama bağlantılarını sağlıyor olması gerekir ) Her iki durumda da PCIe linki desteklenen en yüksek geçit sayısı üzerinden iletişim kuracaktır Buna karşın herhangi bir chazın fiziksel olarak kendinden daha küçük bir yuvada çalışmasına imkan yoktur ( örneğin bir x4 kartı bir x1 yuvasına fiziksel olarak yerleştirilemez - buna rağmen sadece tek geçit kablolanararak bir x4 yuvasında çalıştırılabilir )
PCIe duraklamalar da dahil olmak üzere bütün mesajları veri için kullanılan aynı link üzerinden gönderir Seri protokol hiçbir zaman bloke edilemez, böylece PCI ile kıyaslanabilecek bir bekleme süresi ( PCI'ın adanmış duraklama hatları vardır ) elde edilir Çoklu geçit linkleri üzerinden gönderilen verinin serpiştirilmiş özelliği vardır Bunun anlamı her ardışık baytın yine ardışık geçitten gönderileceğidir PCIe spesifikasyonu bu serpiştirme özelliğinden " veri ayıklama " ( data striping ) olarak söz eder Gelen ayıklanmış verinin senkronize edilmesi ( veya kayıklığını giderme ) için önemli ölçüde karmaşık donanım gerekmesine rağmen ayıklama işlemi sonuç olarak linkten alınan iş miktarını önemli ölçüde yükseltir Dolgu gereksinimlerine bağlı olarak, ayıklama işlemi link üzerindeki küçük veri paketlerinin bekleme süresinde kısalmaya neden olmaz
Saat besleme bilgisinin bütün yüksek hızlı veri iletişim protokollerinde olduğu gibi sinyalin içerisine gömülü halde olması gerekir Fiziksel seviyede PCI Express birbirini takip eden birler veya birbirini takip eden sıfırlar dizilerinin uzunluklarının sınırlandırılabilmesi için ortak bir 8B/10B encoding veri tanımlaması kullanır, böylece alıcı bit kenarlarının nerede olduğu bilgisini takip edebilir Bu kodlama tanımlaması 8 adet kodlanmamış ( yük ) bit veriyi gönderilen verinin 10 adet kodlanmış bit verisiyle değiştirir, bu arada elektriksel bant genişliğinin %20'sini kullanır ( SONET gibi ) diğer bazı protokoller saat besleme bilgisini veri akışına eklemek için çırpma "scrambling" adı verilen farklı bir şifreleme biçimi kullanırlar PCI Express spesifikasyonu da bir scrambling algoritmasına sahip olmasına rağmen gerçekleştirdiği scrambling SONET içerisindeki scrambling ile birbirine karıştırılmamalıdır PCI içerisindeki scrambling, saat bilgisini gömmek yerine gönderilen veri dizisi içerisinde RF yayım doruklarına neden olan tekrarlayan veri düzenlerini engellemeye yönelik olarak tasarlanmıştır PCIe'nin birinci jenerasyonu 25 gigabits/s hızda tekli bir işaretleşme hızı ile kısıtlanmış durumdaydı PCI Özel İlgi Grubu "Special Interest Group" ( muhtelif PCI standartlarını geliştiren ve sahibi olan endüstriyel bir organizasyon ) ileride çıkartacakları versiyonların hızlarının 5 ve 10 gigabit/s olmasını planlıyor
Veri linki katmanı
Veri linki katmanı, Hareket Katmanı tarafından yaratılan Hareket Katmanı Paketlerinin ( TLP'ler ), 32 bit veri koruma çevrimsel artıklık kodlamasının "cyclic redundancy check" ( CRC, fakat bu kavram içerisinde LCRC olarak biliniyor ) ve bir alındı protokolünün (ACK ve NAK işaretleşme ) sıraya dizilmesi işlemini yerine getirir TLP'ler LCRC kontrolünden geçtiğinde ve alındı bilgisi veren bir sıra numarası kontrolu yapıldığında ACK, bu testlerden geçemeyenler olumsuz alındı bilgisi verir, diğer bir ifadeyle NAK NAK ile sonuçlanan TLP'ler veya ACK için beklerken zaman aşımına uğrayan TLP'ler Veri Linki Katmanının veri iletim geçidinde özel bir ara bellek tarafından yeniden oynatılır Böylece cihazın herhangi bir şekilde ürettiği veya iletim ortamından kaynaklanan parazitler engellenir ve elektriksel gürültü yerine sadece TLP'lerin aktarılması sağlanır ACK ve NAK işaretleri veri linki katmanı paketi veya DLLP olarak bilinen alt seviye bir paket olarak iletilir DLLP'ler bağlantılı iki cihazın iletişim katmanları arasında akış kontrol bilgisinin paylaşılması için olduğu kadar bazı güç yönetim fonksiyonları için de kullanılmaktadır
Hareket katmanı
PCI Express bölünmüş hareket uygular ( istek ve cevabın zaman olarak birbirinden ayrılmış olduğu hareketler ) Böylece hedef cihaz cevap vermek için veri toplarken linkin diğer veri trafiğine izin vermesini sağlar PCI Express kredi tabanlı bir çeşit akış kontrolu kullanır Bu düzende; bir cihaz Hareket Katmanı içerisindeki alış ara belleklerinin her biri için belirli miktarda bir kredi tanımlar Linkin diğer ucundaki cihaz, bu cihaza hareket gönderdiğinde bu gönderim esnasında her TLP'nin kendi hesabından kullanmış olduğu krediyi sayar Gönderen cihaz sadece TLP gönderir, bunu gerçekleştirirken kullanılan kredinin kendi kredi limitini aşmaması gerekir Alan cihaz ara belleğinde TLP'leri işlemeyi bitirdiğinde veriyi gönderen cihaza kredilerinin geri yüklendiğini belirten bir sinyal gönderir Böylece kredi limiti tekrar eski düzeyine yükseltilmiş olur Kredi sayaçları modüler sayaçlardır ve kullanılan kredilerin kredi limitleri ile karşılaştırılması için modüler aritmetiğe "modular arithmetic" gerek duyulur Bu düzeneğin avantajı ( bekleme durumları veya el sıkışma tabanlı transfer protokolleri gibi diğer yöntemlerle kıyaslandığında ) kredi geri dönüşündeki bekleme süresinin performansı etkilememesidir, bunun şartı kredi limitinin aşılmamıl olmasıdır Bunun için de yeterince büyük ara belleğe sahip cihazlar kullanılması gerekir
Birinci jenerasyon PCIe'nin genellikle her geçit için her yönde 250 MB/s veri hızını desteklediği belirtilir Belirtilen bu rakam fiziksel işaretleşme hızının ( 25 Gbaud ) şifreleme yüküne ( 10bits/byte )bölümü ile bulunur Bunun anlamı 16 geçitli ( x16 ) bir PCIe kartının teorik olarak her yönde 250 * 16 = 4 GB/s yeteneğine sahip olması gerektiğidir Bu durum veri baytları yönünden doğrudur, daha anlamlı hesaplamalar için kullanılabilir veri yükü ile birlikte yapılacak çalışmalardan elde edilecek sonuçlara bakılması gerekir, bu durumda tarfiğin profili önem kazanacaktır Trafik profili yüksek seviye ( yazılım ) uygulamasının ve orta protokol seviyelerinin bir faktörüdür Diğer seri bağlantılı yüksek veri hızlı sistemlerde olduğu gibi, PCIe'ninde ilave transfer sağlamlığı ihtiyacından doğan bir protokolü ve fazladan işlem yükü vardır ( CRC ve Alındılar) Uzun ve devamlı tek yönlü transferlerde ( yüksek performanslı depolama kontrol birimlerinde olduğu gibi ) PCIe'nin ham ( geçit ) veri hızının %>95'ine ulaşılabilir Bu transferler en çok faydayı sayısı artırılmış olan geçitlerden görürler (x2, x4, vb ) Fakat daha tipik uygulamalarda ( USB veya Ethernet kontrol birimi gibi ) trafik profili, sık ve güçlendirilmiş alındılara sahip kısa veri paketleri olarak karakterize olur Bu çeşit bir trafik paketlerin ayrıştırılmasını gerektirmesinden ve duraklamalara zorlanmasından ötürü doğan yükler nedeniyle linkin verimliliğini azaltır ( cihazın ana bilgisayar ara yüzü veya PC'nin CPU'sunun duraklamaya zorlanması ) Bu tür This type of traffic reduces the efficiency of the link, due to overhead from packet parsing and forced interrupts (either in the device's host interface or the PC's CPU) Bu tür kayıplar sadece PCIe'ye mahsus kayıplar değildir

Kaynak : Wikipedia