Verilog İşleçler

**Prof. Dr. Sinsi** · 08-20-2012

İşleçler

İşleç tipi

İşleç sembolü

Yapılan işlem

Bit bit(bitwise)
~
1'e tümleyen

&amp;
AND

|
OR

^
XOR

~* or ^~
XNOR

Mantıksal (logical)
!
NOT

&amp;&amp;
AND

||
OR

Azaltma (reduction)
&amp;
AND

~&amp;
NAND

|
OR

~|
NOR

^
XOR

~* or ^~
XNOR

Aritmetik
+
Toplama

-
Çıkarma

-
2'ye tümleyen

*
Çarpma

/
Bölme

**
üs (*Verilog-2001)

İlişkisel
&gt;
Büyüktür

&lt;
Küçüktür

&gt;=
Büyük veya eşittir

&lt;=
Küçük veya eşittir

==
mantıksal eşitlilik

!=
Mantıksal eşitsizlik

===
4 durumlu mantıksal eşitlilik

!==
4 durumlu mantıksal eşitsizlik

Kaydırma
&gt;&gt;
Mantıksal sağa kaydırma

&lt;&lt;
Mantıksal sola kaydırma

&gt;&gt;&gt;
Aritmetik sağa kaydırma (*Verilog-2001)

&lt;&lt;&lt;
Aritmetik sola kaydırma (*Verilog-2001)

Birbirine bağlama
{ , }
Birbirine bağlama

Çoğaltma
{{ }}
Çoğaltma

Koşullu
? :
Koşullu

Kaynak : Wikipedia

08-20-2012	#1
Prof. Dr. Sinsi	Verilog İşleçler İşleçler İşleç tipi İşleç sembolü Yapılan işlem Bit bit(bitwise) ~ 1'e tümleyen &amp; AND \| OR ^ XOR ~* or ^~ XNOR Mantıksal (logical) ! NOT &amp;&amp; AND \|\| OR Azaltma (reduction) &amp; AND ~&amp; NAND \| OR ~\| NOR ^ XOR ~* or ^~ XNOR Aritmetik + Toplama - Çıkarma - 2'ye tümleyen * Çarpma / Bölme ** üs (Verilog-2001) İlişkisel &gt; Büyüktür &lt; Küçüktür &gt;= Büyük veya eşittir &lt;= Küçük veya eşittir == mantıksal eşitlilik != Mantıksal eşitsizlik === 4 durumlu mantıksal eşitlilik !== 4 durumlu mantıksal eşitsizlik Kaydırma &gt;&gt; Mantıksal sağa kaydırma &lt;&lt; Mantıksal sola kaydırma &gt;&gt;&gt; Aritmetik sağa kaydırma (Verilog-2001) &lt;&lt;&lt; Aritmetik sola kaydırma (Verilog-2001) Birbirine bağlama { , } Birbirine bağlama Çoğaltma {{ }} Çoğaltma Koşullu ? : Koşullu Kaynak : Wikipedia*