J-K Flip Flop

**[KAPLAN]** · 11-08-2008

J-K Flip Flop
İki kararlı çok katlı titreşicilerin bir diğer çeşidi de J-K flip-flop udur

Bu hiç bir "illegal" veya "geçersiz" çıkış durumu içermeyen bir S-R flip-flop unun değiştirilmiş bir biçimidir

Aşağıdaki diyagrama yakından bakarak bunun nasil yapıldığını görebilirsiniz:

S ve R olan girişler şimdiki durumda sırasıyla J ve K girişleri olmuştur

Eski iki-girişli AND geçitleri 3-girişli AND geçitleriyle yer değiştirmiştir ve her bir geçidin üçüncü girişi Q ve not-Q çıkışlarından geri besleme alır

Bu bize J girişinin sadece devre reset durumundayken ve K girişinin de devre sadece set durumundayken etkili olmasını sağlar

Diğer bir deyişle, iki giriş röle mantık terimi kullanırsak birbirine bağlanmıştır, böylece ikisi aynı anda aktive edilemezler

Eğer devre "set" olursa, J girişi alttaki AND geçidi boyunca not-Q nun 0 durumu ile yasaklanır; Eğer devre "reset" olursa, K girişi üstteki AND geçidi boyunca Q nun 0 durumu ile yasaklanır

Fakat hem J hem de K girişleri 1 olduğunda eşsiz bir şey olur

3-girişli AND geçitlerinin seçici yasaklama hareketinden dolayı bir "set" durumu J girişini yasaklar böylece flip-flop K=1 olduğunda J=0 mış gibi davranır ama aslında her ikisi de 1 dir

Bir sonraki saat darbesinde, çıkışlar set (Q=1 ve not-Q=0) durumundan reset (Q=0 ve not-Q=1) durumuna geçer

Aksine bir "reset" durumu K girişini yasaklar böylece flip-flop J=1 ve K=0 mış gibi davranır fakat her ikisi de 1 dir

Bir dahaki saat darbesi devreyi set durumundan reset durumuna geçiri

Bu mantıksal sırayı J-K flip-flop unun merdiven mantığı ile izlemeye çalışın:

Sonuçta S-R flip-flop unun geçersiz durumu önlenmiş olur (bunun ortaya çıkardığı yarış durumu ile birlikte) ve ödül olarak kullanışlı bir özellik elde ederiz: saat giriş sinyalinin her geçişinde çıkış durumunun iki kararlı durumları arasında geçiş yapma imkanı doğar

J-K kilitlemesi (tutucusu) diye bir şey yok sadece J-K flip-flop ları var

Saat girişinin ayrıt-başlatılması olmasa devre J ve K nin her ikisinin yüksek (1) durumunda sürekli olarak iki çıkış durumu arasında geçiş yapar, bu durumda devre iki kararlı bir cihaz olmaktan çıkar ve kararsız bir cihaz olur

Eğer bütün giriş kombinasyonları için iki kararlı çalışmasını korumak istiyorsak, sadece biz söylediğimizde adım adım (saat darbesi) değişim yapan ayrıt-başlatma kullanmalıyız

J-J flip-flop unun blok sembolü dahili devrelerinden çok daha az korkutucudur ve aynen S-R ve D flip-flop larında olduğu gibi J-K flip-flop larının iki saat çeşidi vardır (negatif ve pozitif ayrıt-başlatmalı):

ÖZET:
Bir J-K flip-flop u geri bildirim katmanı eklenmiş bir S-R flip-flop undan başka bir şey değildir Bu geri besleme iki set/reset girişlerinden birini seçici olarak aktif yapar böylece ikisi birden çok katlı titreşici devresine aktif sinyal taşımaz, sonuçta geçersiz durum önlenmiş olur
J ve K girişlerinin ikisi birden aktif olduğunda ve saat girişi darbelendiğinde Q ve not-Q çıkışları durumlarını değiştirir Yani devre bir set durumundan reset durumuna geçer ve tersi

11-08-2008	#1
[KAPLAN]	J-K Flip Flop J-K Flip Flop İki kararlı çok katlı titreşicilerin bir diğer çeşidi de J-K flip-flop udur Bu hiç bir "illegal" veya "geçersiz" çıkış durumu içermeyen bir S-R flip-flop unun değiştirilmiş bir biçimidir Aşağıdaki diyagrama yakından bakarak bunun nasil yapıldığını görebilirsiniz: S ve R olan girişler şimdiki durumda sırasıyla J ve K girişleri olmuştur Eski iki-girişli AND geçitleri 3-girişli AND geçitleriyle yer değiştirmiştir ve her bir geçidin üçüncü girişi Q ve not-Q çıkışlarından geri besleme alır Bu bize J girişinin sadece devre reset durumundayken ve K girişinin de devre sadece set durumundayken etkili olmasını sağlar Diğer bir deyişle, iki giriş röle mantık terimi kullanırsak birbirine bağlanmıştır, böylece ikisi aynı anda aktive edilemezler Eğer devre "set" olursa, J girişi alttaki AND geçidi boyunca not-Q nun 0 durumu ile yasaklanır; Eğer devre "reset" olursa, K girişi üstteki AND geçidi boyunca Q nun 0 durumu ile yasaklanır Fakat hem J hem de K girişleri 1 olduğunda eşsiz bir şey olur 3-girişli AND geçitlerinin seçici yasaklama hareketinden dolayı bir "set" durumu J girişini yasaklar böylece flip-flop K=1 olduğunda J=0 mış gibi davranır ama aslında her ikisi de 1 dir Bir sonraki saat darbesinde, çıkışlar set (Q=1 ve not-Q=0) durumundan reset (Q=0 ve not-Q=1) durumuna geçer Aksine bir "reset" durumu K girişini yasaklar böylece flip-flop J=1 ve K=0 mış gibi davranır fakat her ikisi de 1 dir Bir dahaki saat darbesi devreyi set durumundan reset durumuna geçiri Bu mantıksal sırayı J-K flip-flop unun merdiven mantığı ile izlemeye çalışın: Sonuçta S-R flip-flop unun geçersiz durumu önlenmiş olur (bunun ortaya çıkardığı yarış durumu ile birlikte) ve ödül olarak kullanışlı bir özellik elde ederiz: saat giriş sinyalinin her geçişinde çıkış durumunun iki kararlı durumları arasında geçiş yapma imkanı doğar J-K kilitlemesi (tutucusu) diye bir şey yok sadece J-K flip-flop ları var Saat girişinin ayrıt-başlatılması olmasa devre J ve K nin her ikisinin yüksek (1) durumunda sürekli olarak iki çıkış durumu arasında geçiş yapar, bu durumda devre iki kararlı bir cihaz olmaktan çıkar ve kararsız bir cihaz olur Eğer bütün giriş kombinasyonları için iki kararlı çalışmasını korumak istiyorsak, sadece biz söylediğimizde adım adım (saat darbesi) değişim yapan ayrıt-başlatma kullanmalıyız J-J flip-flop unun blok sembolü dahili devrelerinden çok daha az korkutucudur ve aynen S-R ve D flip-flop larında olduğu gibi J-K flip-flop larının iki saat çeşidi vardır (negatif ve pozitif ayrıt-başlatmalı): ÖZET: Bir J-K flip-flop u geri bildirim katmanı eklenmiş bir S-R flip-flop undan başka bir şey değildir Bu geri besleme iki set/reset girişlerinden birini seçici olarak aktif yapar böylece ikisi birden çok katlı titreşici devresine aktif sinyal taşımaz, sonuçta geçersiz durum önlenmiş olur J ve K girişlerinin ikisi birden aktif olduğunda ve saat girişi darbelendiğinde Q ve not-Q çıkışları durumlarını değiştirir Yani devre bir set durumundan reset durumuna geçer ve tersi