ForumSinsi - 2006 Yılından Beri - Eşzamansız Flip Flop Girdileri

Eşzamansız Flip Flop Girdileri
Bir iki duraklı (flip-flop) (D, S ve R, yada J ve K) için normal veri girişleri eşzamanlıeşzamansız denir, nedeni ise saat sinyalinin durumundan bağımsız olarak iki-durumluyu set veya reset ederler ve bunlara ön tanımlı ve temiz denir: giriş olarak ifade edilir, çünkü onların çıkışlarda (Q ve not-Q) sadece basamak ve saat sinyal geçişleri senkronize etkisi vardır. Bu ekstra girişlere
http://akademi.tubisad.org.tr/librar...html/04199.png
Ön tanımlı giriş aktive edilince senkronize girişler veya saatten bağımsız olarak flip-flop set olur (Q=1, not-Q=0). Eğer temizleme girişi aktive edilirse senkronize girişlerden ve saatten bağımsız olarak flip-flop reset olur (Q=0, not-Q=1). Eğer hem ön tanımlı hem de temizleme girişleri aktive olursa ne olur? Sürpriz, sürpriz: çıkıştan geçersiz bir durum elde ederiz, burada Q ve not-Q aynı duruma gider, eski örnekte gördüğümüz S-R kilitlemesi gibi davranır! Ön tanımlı ve temizleme girişleri birden fazla flip-flop bir araya getirilip çok-bitli ikili bir kelimenin üzerinde işlem gördüğünde kullanışlı olur ve bunların hepsini set veya reset yapmak için tek bir çizgi yeterli olur.
Eşzamanlı girişlerde olduğu gibi eşzamansız girişlerde aktif-yüksek veya aktif-düşük olacak şekilde düzenlenebilir. Eğer aktif-düşük durumundalar ise tıpkı negatif ayrıt-başlatılmış saat girişlerinde olduğu gibi blok sembolünün üzerinde ilgili giriş ucunda bir eviren balon olacaktır.
http://akademi.tubisad.org.tr/librar...html/04200.png
Bazen "PRE" ve "CLR" ifadeleri bu girişlerin negatif mantığını ayrıca göstermek için üzerlerinde evirme barlarıyla gösterilecektir:
http://akademi.tubisad.org.tr/librar...html/04201.png

ÖZET:
İki-duraklı (flip-flop) üzerindeki Eşzamansız girişleri saat giriş durumuna bağlı olmaksızın çıkışları (Q ve not-Q) kontrol eder.
Bu girişler ön tanımlı (PRE) ve temiz (CLR) olarak adlandırılır. Temiz giriş reset durumunu beslerken, ön tanımlı giriş set durumunu flip-flop besler.
Bir J-K flip-flop unun çıkışları eşzamansız girişleri kullanarak geçersiz bir durumu besleyebilir çünkü çok katlı titreşici devre içindeki bütün geri beslemeler iptal edilmiştir.